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基于FPGA的卷积神经网络硬件加速器设计

秦华标 曹钦平

引用本文: 秦华标, 曹钦平. 基于FPGA的卷积神经网络硬件加速器设计[J]. 电子与信息学报, doi: 10.11999/JEIT190058 shu
Citation:  Huabiao QIN, Qinping CAO. Design of Convolutional Neural Networks Hardware Acceleration Based on FPGA[J]. Journal of Electronics and Information Technology, doi: 10.11999/JEIT190058 shu

基于FPGA的卷积神经网络硬件加速器设计

    作者简介: 秦华标: 男,1967年生,教授,研究方向为智能信息处理、无线通信网络、嵌入式系统、FPGA设计;
    曹钦平: 男,1995年生,硕士生,研究方向为集成电路设计
    通讯作者: 秦华标,eehbqin@scut.edu.cn
  • 基金项目: 广东省科技计划项目(2014B090910002)

摘要: 针对卷积神经网络(CNN)计算量大、计算时间长的问题,该文提出一种基于现场可编程逻辑门阵列(FPGA)的卷积神经网络硬件加速器。首先通过深入分析卷积层的前向运算原理和探索卷积层运算的并行性,设计了一种输入通道并行、输出通道并行以及卷积窗口深度流水的硬件架构。然后在上述架构中设计了全并行乘法-加法树模块来加速卷积运算和高效的窗口缓存模块来实现卷积窗口的流水线操作。最后实验结果表明,该文提出的加速器能效比达到32.73 GOPS/W,比现有的解决方案高了34%,同时性能达到了317.86 GOPS。

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图(14)表(3)
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文章相关
  • 通讯作者:  秦华标, eehbqin@scut.edu.cn
  • 收稿日期:  2019-01-22
  • 录用日期:  2019-06-10
  • 网络出版日期:  2019-06-20
通讯作者: 陈斌, bchen63@163.com
  • 1. 

    沈阳化工大学材料科学与工程学院 沈阳 110142

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