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高码率LDPC码译码器的优化设计与实现

张靖琳 刘荣科 赵岭

引用本文: 张靖琳, 刘荣科, 赵岭. 高码率LDPC码译码器的优化设计与实现[J]. 电子与信息学报, 2009, 31(1): 83-86. doi: 10.3724/SP.J.1146.2007.01072 shu
Citation:  Zhang Jing-lin, Liu Rong-ke, Zhao Ling. Optimized Decoder Design and Implement for High Rate LDPC Codes[J]. Journal of Electronics and Information Technology, 2009, 31(1): 83-86. doi: 10.3724/SP.J.1146.2007.01072 shu

高码率LDPC码译码器的优化设计与实现

摘要: 本文以CCSDS推荐的7/8码率LDPC码为例,提出了一种适于高码率LDPC码译码器的硬件结构优化方法。高码率的LDPC码通常也伴随着行重与列重的比例较高的问题。本方法是在拆分校验矩阵的基础上,优化常用的部分并行译码结构,降低了高码率LDPC码译码时存在的校验节点运算单元(CNU)与变量节点运算单元(VNU)之间的复杂度不平衡,并由此提高了译码器的时钟性能。实验证明,本文方案提供的结构与常用的部分并行译码结构相比,节省硬件资源为41%;采用与本文方案相同的硬件资源而未经矩阵拆分的部分并行译码方案的码速率为本文方案的75%。

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文章相关
  • 收稿日期:  2007-06-29
  • 录用日期:  2008-11-07
  • 刊出日期:  2009-01-19
通讯作者: 陈斌, bchen63@163.com
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    沈阳化工大学材料科学与工程学院 沈阳 110142

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