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基于FPGA的卷积神经网络硬件加速器设计

秦华标 曹钦平

秦华标, 曹钦平. 基于FPGA的卷积神经网络硬件加速器设计[J]. 电子与信息学报, 2019, 41(11): 2599-2605. doi: 10.11999/JEIT190058
引用本文: 秦华标, 曹钦平. 基于FPGA的卷积神经网络硬件加速器设计[J]. 电子与信息学报, 2019, 41(11): 2599-2605. doi: 10.11999/JEIT190058
Huabiao QIN, Qinping CAO. Design of Convolutional Neural Networks Hardware Acceleration Based on FPGA[J]. Journal of Electronics and Information Technology, 2019, 41(11): 2599-2605. doi: 10.11999/JEIT190058
Citation: Huabiao QIN, Qinping CAO. Design of Convolutional Neural Networks Hardware Acceleration Based on FPGA[J]. Journal of Electronics and Information Technology, 2019, 41(11): 2599-2605. doi: 10.11999/JEIT190058

基于FPGA的卷积神经网络硬件加速器设计

doi: 10.11999/JEIT190058
基金项目: 广东省科技计划项目(2014B090910002)
详细信息
    作者简介:

    秦华标:男,1967年生,教授,研究方向为智能信息处理、无线通信网络、嵌入式系统、FPGA设计

    曹钦平:男,1995年生,硕士生,研究方向为集成电路设计

    通讯作者:

    秦华标 eehbqin@scut.edu.cn

  • 中图分类号: TP331

Design of Convolutional Neural Networks Hardware Acceleration Based on FPGA

Funds: The Science and Technology Project of Guangdong Provience (2014B090910002)
  • 图(14) / 表ll (3)
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    • 文章访问数:  2237
    • HTML全文浏览量:  1407
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    • 被引次数: 0
    出版历程
    • 收稿日期:  2019-01-22
    • 修回日期:  2019-06-10
    • 网络出版日期:  2019-06-20
    • 刊出日期:  2019-11-01

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