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基于正交混淆的多硬件IP核安全防护设计

张跃军 王佳伟 潘钊 张晓伟 汪鹏君

引用本文: 张跃军, 王佳伟, 潘钊, 张晓伟, 汪鹏君. 基于正交混淆的多硬件IP核安全防护设计[J]. 电子与信息学报, 2019, 41(8): 1847-1854. doi: 10.11999/JEIT180898 shu
Citation:  Yuejun ZHANG, Jiawei WANG, Zhao PAN, Xiaowei ZHANG, Pengjun WANG. Hardware Security for Multi IPs Protection Based on Orthogonal Obfuscation[J]. Journal of Electronics and Information Technology, 2019, 41(8): 1847-1854. doi: 10.11999/JEIT180898 shu

基于正交混淆的多硬件IP核安全防护设计

    作者简介: 张跃军: 男,1982年生,副教授,研究方向为信息安全芯片理论和设计;
    王佳伟: 男,1994年生,硕士生,研究方向为硬件安全和混淆设计;
    潘钊: 男,1993年生,硕士生,研究方向为混淆状态机的设计与实现;
    张晓伟: 男,1987年生,讲师,研究方向为稀土掺杂硅基薄膜发光材料与光电子器件研究;
    汪鹏君: 男,1966年生,教授,研究方向为低功耗、高信息密度集成电路理论和设计、安全芯片理论和设计、多媒体技术及相关理论
    通讯作者: 汪鹏君,wangpengjun@nbu.edu.cn
  • 基金项目: 国家自然科学基金(61871244, 61874078, 61704094),浙江省自然科学基金(LY18F040002),浙江省科技厅公益技术应用研究(2016C31078),亿像素视频加密与IP加密算法与硬件开发横向项目(HK2017000135),浙江省大学生新苗人才计划(2018R405071),宁波大学王宽诚幸福基金

摘要: 为了解决集成电路设计中多方合作的成员信息泄漏问题,该文提出一种基于正交混淆的多硬件IP核安全防护方案。该方案首先利用正交混淆矩阵产生正交密钥数据,结合硬件特征的物理不可克隆函数(PUF)电路,产生多硬件IP核的混淆密钥;然后,在正交混淆状态机的基础上,实现多硬件IP核的正交混淆安全防护算法;最后,利用ISCAS-85基准电路和密码算法,验证正交混淆方法的有效性。在台湾积体电路制造股份有限公司(TSMC) 65 nm工艺下测试正交混淆的多硬件IP核方案,正确密钥和错误密钥下的Toggle翻转率小于5%,在较大规模的测试电路中面积和功耗开销占比小于2%。实验结果表明,采用正交混淆的方式能够提高多硬件IP核的安全性,可以有效防御成员信息泄漏、状态翻转率分析等攻击。

English

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  • 图 1  正交混淆方法结构框图

    图 2  IC设计团队、芯片公司以及用户的正交混淆交互协议

    图 3  正交混淆的电路实现

    图 4  正交混淆功能仿真图

    图 5  正交混淆的面积开销

    图 6  正交混淆的功耗开销

    图 7  不同加密方法在成员泄密时的安全性曲线

    图 8  Toggle仿真结果

    表 1  正交混淆算法伪代码

     正交混淆算法
     输入:Kuser
     输出:{p1,p2,···,pn}
      (1) 初始化正交模块
      (2) 重置功能IP核
      (3) 对各功能IP核分配权重
      (4) for i←0 to N-1
         for ji+1 to N-1 {
         do vector_j←vector_j-(vector_j[i]/vector_i[i])×
         vector_i
        }
      (5) for i←0 to N-1
        for ji+1 to N-1 {
        do vector_i←vector_i-(vector_i[N-i]/vector_j[N-i])×
        vector_j
       }
      (6) 矩阵O←{vector_1,vector_2,···,vector_N}T
      (7) 向量pO×Kuser
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    表 2  基准电路中硬件开销情况

    基准电路
    面积(μm2)
    测试模块
    面积(μm2)
    混淆面积
    开销(μm2)
    面积开销
    占比(%)
    基准电路
    功耗(mW)
    测试模块
    功耗(mW)
    混淆功耗
    开销(mW)
    功耗开销
    占比(%)
    混淆模块
    延时(ns)
    A16457.687391.68934.0012.600.31290.43920.126328.801.12
    A1+A216851.9617866.121014.165.703.39283.55170.15894.501.12
    A1+A2+A332561.6433618.801057.163.107.52217.70170.17962.301.15
    A1+A2+A3+A449888.0851038.761150.682.3011.579611.76260.18301.601.20
    注:表中A1, A2, A3和A4分别表示密码算法TDEA, SEED_3clk, MISTY1_3clk和AES中的EncCore部分。
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    表 3  本文设计与文献[812]对比情况

    文献混淆方法工艺(mm)基准电路面积(μm2)功耗(mW)速度(GHz)混淆IP核数量MILA
    文献[8]状态映射混淆65AES-ENC25983.000.7558单个
    文献[9]DUP65SEED_3clk17506.083.21711.38单个
    文献[10]ISO65SEED_3clk17450.643.28301.72单个
    文献[11]HARPOON65S3858422995.406.38831.14单个
    文献[12]Dynamic State-Deflection65S3858421835.006.92620.86单个
    本文正交混淆65SEED_3clk17114.603.28150.98多个
    AES-ENC17326.444.05750.95
    s3858420159.006.74560.83
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文章相关
  • 通讯作者:  汪鹏君, wangpengjun@nbu.edu.cn
  • 收稿日期:  2018-09-18
  • 录用日期:  2019-03-14
  • 网络出版日期:  2019-04-13
  • 刊出日期:  2019-08-01
通讯作者: 陈斌, bchen63@163.com
  • 1. 

    沈阳化工大学材料科学与工程学院 沈阳 110142

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