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动态自适应低密度奇偶校验码译码器的FPGA实现

兰亚柱 杨海钢 林郁

兰亚柱, 杨海钢, 林郁. 动态自适应低密度奇偶校验码译码器的FPGA实现[J]. 电子与信息学报, 2015, 37(8): 1937-1943. doi: 10.11999/JEIT141609
引用本文: 兰亚柱, 杨海钢, 林郁. 动态自适应低密度奇偶校验码译码器的FPGA实现[J]. 电子与信息学报, 2015, 37(8): 1937-1943. doi: 10.11999/JEIT141609
Lan Ya-zhu, Yang Hai-gang, Lin Yu. Design of Dynamic Adaptive LDPC Decoder Based on FPGA[J]. Journal of Electronics and Information Technology, 2015, 37(8): 1937-1943. doi: 10.11999/JEIT141609
Citation: Lan Ya-zhu, Yang Hai-gang, Lin Yu. Design of Dynamic Adaptive LDPC Decoder Based on FPGA[J]. Journal of Electronics and Information Technology, 2015, 37(8): 1937-1943. doi: 10.11999/JEIT141609

动态自适应低密度奇偶校验码译码器的FPGA实现

doi: 10.11999/JEIT141609
基金项目: 

国家自然科学基金(61404140, 61271149, 61106033)

Design of Dynamic Adaptive LDPC Decoder Based on FPGA

  • 摘要: 在复杂深空通信环境中,自适应能力的强弱对低密度奇偶校验(LDPC)码译码器能否保持长期稳定工作具有重要影响。该文通过对DVB-S2标准LDPC码译码器各功能模块的IP化设计,将动态自适应理论参数化映射到各功能模块中,实现动态自适应LDPC码译码器的设计。基于Stratix IV系列FPGA的验证结果表明,动态自适应LDPC译码器可以满足不同码率码长及不同性能需求下的译码。同时,单译码通道可以保证译码数据信息吞吐率达到40.9~71.7 Mbps。
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    出版历程
    • 收稿日期:  2014-12-15
    • 修回日期:  2015-02-15
    • 刊出日期:  2015-08-19

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